차세대 반도체 성능 좌우할 초박막층 거칠기 관리 기준 세계 최초 정의

2019.04.04 14:05
이미지 확대하기신채호 한국표준과학연구원 나노구조측정센터 책임연구원(왼쪽) 연구팀이 임계 거칠기 정의를 위해 연구를 수행하고 있다. 표준연 제공
신채호 한국표준과학연구원 나노구조측정센터 책임연구원(왼쪽) 연구팀이 임계 거칠기 정의를 위해 연구를 수행하고 있다. 표준연 제공

반도체의 대표적 품질문제인 누설전류를 사전에 알 수 있는 공정 기준이 나왔다. 실제 반도체 양산 측정 장비를 통해 검증한 기준으로 새로운 산업 표준으로 쓰이며 반도체 생산성을 높일 것으로 전망된다.

 

신채호 한국표준과학연구원 나노구조측정센터 책임연구원 연구팀은 박막층이 겹겹이 쌓인 여러 층으로 이뤄진 반도체에서 하부층의 거칠기가 상부층에 영향을 주는 ‘임계 거칠기’의 지점을 최초로 정의하는 데 성공했다.

 

정보기술(IT)의 발달과 함께 IT 기술의 핵심 부품 중 하나인 반도체도 진화 중이다. 대표적인 예가 다층 구조다. 기존 반도체의 특징이었던 2차원 구조를 넘어 2차원 박막층을 쌓는 다층 구조가 탄생하면서 반도체는 더 빨라지고 용량도 커지고 있다.

 

차세대 반도체 수요에 맞춰 불량률을 줄이고 생산성을 올리기 위해 품질을 관리하는 것도 중요하다. 품질 관리에는 다층 반도체의 두께만 관리됐다. 문제는 누설전류와 같이 박막층 사이 표면의 품질 저하로 생기는 문제를 제작 단계서 파악할 수 없었다는 것이다. 표면 문제를 알기 위해서는 문제점을 정확히 규정할 수 있는 관리기준과 나노미터(㎚, 10억분의 1m) 수준 초박막층을 측정할 수 있는 고도화된 기술이 필요했다.

 

연구팀은 층과 층 사이 발생하는 표면 문제가 표면의 거칠기에 있다고 봤다. 이에 표면 거칠기를 통제하고 하부층 거칠기와 상부층 사이 상관관계를 보는 ‘거칠기 스케일링’ 방법을 도입했다. 이를 토대로 반도체 박막의 표면에서 하부층의 거칠기가 상부층에 영향을 주는 수치인 ‘임계 거칠기’를 새로운 산업 표준으로 정의했다. 임계 거칠기를 측정 기준으로 삼아 반도체의 품질을 평가하고 관리할 수 있게 된 것이다.

 

임계 거칠기 수치를 만들기 위해 연구팀은 실리콘 하부층과 하프늄 상부층으로 이뤄진 반도체를 만들었다. 연구팀은 실리콘 표면의 거친 정도가 특정 수치 이상이면 상부에 위치한 하프늄에 영향을 미치고 여기서 누설전류가 발생함을 밝혔다. 이를 통해 연구팀은 실리콘 하부층의 임계 거칠기를 0.27㎚로, 상부층은 0.18㎚로 정했다.

 

연구팀은 실제 산업 현장에서도 검증을 마쳤다. 연구팀은 미국 측정기업 ‘브루커’와 협력해 반도체 계측에 쓰이는 설비인 원자힘현미경을 활용해 연구결과를 적용해 임계 거칠기가 표준으로 쓰일 수 있음을 확인했다. 원자힘현미경은 ㎚ 단위를 관찰하는 장비로 탐침이 물질을 훑으면서 발생하는 원자 간 힘을 측정해 표면 영상을 얻는다.

 

신 책임연구원은 “잡음이 적은 원자힘현미경을 개발해 수직 패턴의 임계 치수 측정에 성공하는 등 연구역량을 확보한 것이 이번 성과로 이어졌다”며 “국제 표준 용어로도 등록이 기대되는 임계 거칠기는 새로운 공정 기준으로서 차세대 반도체의 생산성을 크게 올릴 것”이라고 말했다.

연구결과는 지난 1월 국제학술지 ‘사이언티픽 리포츠’와 지난해 11월 ‘울트라마이크로스코피’에 실렸다.

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